전체 글 썸네일형 리스트형 [HARMAN 세미콘]Full custom IC one chip 설계 5일차 finger의 수가 증가하면 parastic capacitor가 감소되고 MPW : Multi-Porject Wafer 의 약자로 wafer하나에 여러개의 프로젝트를 함께 넣는것. Parameterized Cell (PCell)은 레이아웃 설계를 자동화하고 재사용성을 높이기 위해 사용되는 반도체 설계 기술입니다. PCell은 반도체 디바이스 내의 구성 요소, 예를 들어 트랜지스터, 전기 소자, 전선 등과 같은 요소를 정의하는 매개변수화된 템플릿으로 이해할 수 있습니다. 1. customized 된 pcell을 설계해보자 윗쪽에 pcell tap이 생긴다 먼저 width값을 설정해보자 먼저 현재 NMOS의 width값과 length값을 확인해보면 0.36u , 0.1u 인것을 확인할 수 있다 중간을 기준으.. 더보기 [HARMAN 세미콘]Full custom IC one chip 설계 2일차 오늘은 어제와 같이 다양한 gate들을 설계하고 simulation을 해보고자한다. 먼저 virtuoso의 단축키 정리 symbol을 선택하고 space나 create -> wire stubs and Names를 선택하면 해당 symbol의 터미널에 wire와 name이 설정된다. Simulation 하는방법 먼저 library manager에서 new -> cell view를 클릭 tb를 생성한다 사용하고자 하는 symbol을 불러온다 그리고 library manager에서 library에서 analoglib -> vdc -> symbol을 선택하여 전원과 같은 소자들을 불러와서 연결해준다 ※여기서 Load cap의 역할 : 출력이 급격하게 HIGH-> LOW로 바뀔때 천천히 감소시켜 내부 회로 보호 .. 더보기 [HARMAN 세미콘]Full custom IC one chip 설계 1일차 1. 디지털 - 노이즈 영향이 거의 없음 2. 아날로그 - 노이즈에 critical 한 영향을 받음 3. CMOS란 : Complementary metal-oxide-semiconductor 4. 집적률이 높아지면 -> 스위칭 속도 감소, supply voltage 감소, power 소모 감소 집적률이 더 이상 높아져도 배터리 문제가 해결되지 않으면 아무리 집적률이 높아져도 의미 없음 5. 낮은 공정일 수록 아날로그적으로 noise 문제가 발생하여 아날로그는 대부분 조금 큰 집적도의 회로를 사용함 netlist: 회로 합성 후 나오는 결과 wapper에 pad가 ESD , Noise방지 역할을 하게 된다. 비동기식으로 설계를 하게되면 레이싱 현상이 발생할 수 있다. full custom 디자인 전체 fl.. 더보기 [Harman]RTL design을 위한 Verilog 4 저번 basys3 fpga를 통해 스위치의 두 입력을 정렬하여 fnd에 출력하는 동작까지 구현하였다. 이번에는 덧셈기 뺄셈기 모듈을 구현하여 전에 만든 top 모듈에 합쳐서 동작을 구현하고자한다. 작성한 코드이다 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: eunho_choi // // Create Date: 2023/06/15 21:12:34 // Design Name: // Module Name: MODULE_TOP // Project Name: // Target Devices: // Tool Versions: // .. 더보기 [Harman]RTL design을 위한 Verilog 3 이번에는 basys 스위치 1~4번째 값과 5~8번째 값을 7segment에 표시하며 두개의 값을 비교하여 큰 값을 7segment에 왼쪽, 작은 값은 오른쪽에 표현하는 비교기 동작까지 verilog로 동작하여 fpga에서 동작을 확인해보고자한다. 작성한 코드 `timescale 1ns / 1ps module comparator( input [7:0]sw, input clk, input reset_n, output reg [3:0]an, output reg [6:0]seg ); /// 입력신호로는 스위치, clock, 그리고 reset신호 설정 및 출력으로는 reg타입으로 an, seg를 선언 reg [7:0] save_data; // 현재 들어온 스위치의 값을 저장하기 위한 8bit짜리 레지스터 선언 .. 더보기 [Harman]RTL design을 위한 Verilog 2 이번에는 순차 논리회로인 d플립플롭과 d플립플롭을 이용하여 입력신호의 edge를 검출하는 회로를 설계해보고자 한다. 먼저 dff의 코드 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 2023/06/07 10:43:13 // Design Name: // Module Name: D_FF // Project Name: // Target Devices: // Tool Versions: // Description: // // Dependencies: // // Revision: // Revision.. 더보기 [Harman]RTL design을 위한 Verilog 1 먼저 오늘은 간단한 verilog에서 data flow modeling을 통해 and,or,not,xor와 같은 기본 조합논리게이트들을 설계해보고자 한다. 먼저 vivado를 실행하여 project를 생성한다. 여기서 프로젝트 이름을 설정한 후 next를 눌러준다. RTL project를 설정해준다. 그리고 add sources에서 create file를 선택한 후 verilog 파일을 생성해준다. 그리고 지금은 시뮬레이션 상에서만 동작을 확인할 것이기 때문에 constraints 파일을 추가하지 않겠다. 그리고 보드 선택 창에서 그냥 아무 보드나 선택해서 넘긴다. 이제 verilog 코드를 작성해보면 `timescale 1ns / 1ps ////////////////////////////////////.. 더보기 FPGA 정리 5 보호되어 있는 글입니다. 더보기 이전 1 2 3 4 다음
